EverydayOneCat
ʚฅ^•ﻌ•^ฅɞ
一、系统总线
1.总线的基本概念
1.1什么是总线
总线是连接各个部件的信息传输线，是 各个部件共享的传输介质
1.2总线上信息的传送
总现在同一时间只能由同一对设备使用
串行一次只能传单条数据，但是稳定性好，常用于不同设备直接的连接
并行一次能传多条数据，但是由于稳定性只能在短距离内传送，常用于主板直接的连接
1.3总线结构的计算机举例
1、单总线结构框图
2、面向 CPU 的双总线结构框图
3、以存储器为中心的双总线结构框图
2.总线的分类
2.1片内总线
芯片内部 的总线
2.2系统总线
计算机各部件之间 的信息传输线，分为：
数据总线——双向 与机器字长、存储字长有关
地址总线——单向 与存储地址、 I/O地址有关
控制总线——有出(中断请求、总线请求) 有入(存储器读、存储器写 总线允许、中断确认)
2.3通信总线
用于 计算机系统之间 或 计算机系统与其他系统（如控制仪表、移动通信等）之间的通信
2.4传输方式分类
串行通信总线vs并行通信总线
3.总线特性及性能指标
3.1总线物理实现——主板
2.2总线特性
1、机械特性——尺寸、形状、管脚数 及 排列顺序
2、电气特性——传输方向 和有效的 电平 范围
3、功能特性——每根传输线的 功能 ：地址，数据，控制
4、时间特性——信号的 时序 关系
2.3总线的性能指标
总线宽度——数据线 的根数
标准传输率——每秒传输的最大字节数（MBps）
时钟同步/异步——同步、不同步
总线复用——地址线 与 数据线 复用
信号线数——地址线、数据线和控制线的 总和
总线控制方式——突发、自动、仲裁、逻辑、计数
其他指标——负载能力
2.4总线标准
4.总线结构
4.1单总线结构
所有设备都连接系统总线
4.2双总线结构
4.3三总线结构
实现了对高速外设的直接连接
4.4三总线结构的又一形式
主存给出一部分高速cache给cpu和高速io
4.5四总线结构
实现了高低分明
4.6传统微型机总线结构
4.7VL-BUS局部总线结构
基本借鉴四总线结构实现高低分明
4.8PCI 总线结构
4.9多层 PCI 总线结构
5.总线控制(重点)
5.1总线判优控制
5.1.1基本概念
主设备(模块)——对总线有 控制权
从设备(模块)——响应 从主设备发来的总线命令
总线判优控制：
- 集中式
- 链式查询
- 计数器定时查询
- 独立请求方式
- 分布式
5.1.2链式查询方式
常用于微机
优点：结构简单，便于增加接口，逻辑清晰，可以简单的优化结构(如设置两条BS，一条断了还有一条)
缺点：要是BG中间哪个原件坏了之后的全不作为，可能出现永远无法使用总线的情况
5.1.3计数器定时查询方式
改进：可以设置计数器的初始值和每次增加的数来实现跳着查看而不是链式
缺点：还是按顺序查找
5.1.4独立请求方式
优点：可以自行设计排队器，不按照顺序
缺点：使用的线很多
5.2总线通信控制
5.2.1概念
目的——解决通信双方 协调配合 问题
总线传输周期：
申请分配阶段——主模块申请，总线仲裁决定
寻址阶段——主模块向从模块 给出地址 和 命令
传数阶段——主模块和从模块 交换数据
结束阶段——主模块 撤消有关信息
5.2.2总线通信的四种方式
- 同步通信——由 统一时标 控制数据传送
- 异步通信——采用 应答方式 ，没有公共时钟标准
- 半同步通信——同步、异步结合
- 分离式通信——充分 挖掘 系统 总线每个瞬间 的 潜力
5.3同步通信
同步式数据输入
同步式数据输出
5.4异步通信
5.5半同步通信
同步——发送方 用系统 时钟前沿 发信号，接收方 用系统 时钟后沿 判断、识别
异步—— 允许不同速度的模块和谐工作，增加一条 “等待”响应信号WAIT
以输入数据为例的半同步通信时序：
T1 主模块发地址
T2 主模块发命令
Tw 当 为WAIT低电平时，等待一个 T
Tw 当 为WAIT低电平时，等待一个 T
。。。
T3 从模块提供数据
T4 从模块撤销数据，主模块撤销命令
半同步通信（同步、异步 结合）
上述三种通信的共同点
一个总线传输周期（以输入数据为例）
• 主模块发地址 、命令——占用总线
• 从模块准备数据——不占用总线（总线空闲）
• 从模块向主模块发数据——占用总线
5.6分离式通信
充分挖掘系统总线每个瞬间的潜力
分离式通信特点：
- 各模块有权申请占用总线
- 采用同步方式通信，不等对方回答
- 各模块准备数据时，不占用总线
- 总线被占用时，无空闲
充分提高了总线的有效占用
二、存储器
1.存储器分类
1.1按存储介质分类
(1)半导体存储器——TTL 、MOS(目前用的多)，例子：U盘
(2)磁表面存储器——磁头、载磁体
(3)磁芯存储器——硬磁材料、环状元件
(4)光盘存储器——激光、磁光材料
易失：(1) 非易失：(2)(3)(4)
1.2按存取方式分类
(1) 存取时间与物理地址无关（随机访问）
- 随机存储器——在程序的执行过程中 可 读 可 写(用户应用程序)
- 只读存储器——在程序的执行过程中 只 读(系统程序和配置)
(2) 存取时间与物理地址有关（串行访问）
- 顺序存取存储器 磁带
- 直接存取存储器 磁盘
1.3按在计算机中的作用分类
2.存储器的层次结构
2.1存储器三个主要特性的关系
用户需要速度快，容量大，价格低的存储器，所以我们需要将这些结合在一起。
2.2缓存—主存层次和主存—辅存层次
缓存到主存需要速度，我们通过硬件直接实现。而主存到辅存要的是容量，采用软硬件结合方式来实现。
3.主存储器概述
3.1主存的基本组成
3.2主存和 CPU 的联系
主存的一部分集成到了cpu，所以MAR(地址寄存器)和MDR(数据寄存器)在两者都可
3.3主存中存储单元地址的分配
12345678H 这个数据如何在主存储器中进行存储？
设地址线 24 根，按 字节 寻址，2^24 = 16 MB
若字长为 16 位，按字寻址，一个字节8位，一个字两个字节，需要一个地址线来判断0/1，所以2^(24-1)=8MW
若字长为 32 位，按 字 寻址，4 MW
3.4主存的技术指标
(1) 存储容量——主存 存放二进制代码的总位数
(2) 存储速度：
- 存取时间——存储器的 访问时间（读出时间 写入时间）
- 存取周期——连续两次独立的存储器操作，（读或写）所需的 最小间隔时间（读周期 写周期）
(3) 存储器的带宽——位/秒
4.半导体芯片简介
4.1半导体存储芯片的基本结构
4.2存储芯片片选线的作用
可以让某些芯片同时进行工作
如用 16K × 1位 的存储芯片组成 64K × 8位 的存储器
4.3半导体存储芯片的译码驱动方式
(1) 线选法
缺点：支持的太小了，如果地址总线为20根，也就是要分出1M的线出来
(2) 重合法
解决了上面的问题，如果x和y都分配10根，只需要1k+1k=2k的线
5.随机存取存储器(RAM)
5.1静态 RAM (SRAM)基本电路
这里的行和列参照的是重合法的x和y
5.2静态 RAM 基本电路的 读写 操作
读：
写：
5.3静态 RAM 芯片举例——Intel 2114
Intel 2114 外特性：
Intel 2114 RAM 矩阵 (64 × 64) 读：
Intel 2114 RAM 矩阵 (64 × 64) 写：
5.4动态 RAM ( DRAM )基本单元电路
5.5动态 RAM 芯片举例——Intel 1103
三管动态 RAM 芯片 (Intel 1103) 读：
三管动态 RAM 芯片 (Intel 1103) 写：
5.6动态 RAM 芯片举例——RAM 4116
4116 (16K × 1位) 芯片 读 原理：
4116 (16K×1位) 芯片 写 原理：
5.7动态 RAM 刷新——刷新与行地址有关
① 集中刷新（存取周期为0.5 us ）以128 × 128 矩阵为例
② 分散刷新（存取周期为1 us ）
③ 分散刷新与集中刷新相结合（异步刷新）
5.8动态 RAM 和静态 RAM 的比较
6.只读存储器（ROM）
6.1历程
早期的只读存储器——在厂家就写好了内容
•改进1——用户可以自己写——一次性
•改进2——可以多次写——要能对信息进行擦除
•改进3——电可擦写——特定设备
•改进4——电可擦写——直接连接到计算机上
6.2只读存储器分类
1、掩模 ROM ( MROM )
行列选择线交叉处有 MOS 管为“1”
行列选择线交叉处无 MOS 管为“0”
2、PROM (一次性编程)
3、EPROM (多次性编程 )
N型沟道浮动栅 MOS 电路
4、EEPROM (多次性编程 )
电可擦写
局部擦写
全部擦写
5、Flash Memory (闪速型存储器)
EPROM——价格便宜 集成度高
EEPROM——电可擦洗重写
比 EEPROM快 具备 RAM 功能
7.存储器与 CPU 的连接
7.1位扩展（增加存储字长）
7.2字扩展（增加存储字的数量）
7.3字、位扩展
7.4存储器与 CPU 的连接
(1) 地址线的连接
(2) 数据线的连接
(3) 读/写命令线的连接
(4) 片选线的连接
(5) 合理选择存储芯片
(6) 其他 时序、负载
7.5例题
7.5.1例1
求解过程：
(1) 写出对应的二进制地址码
(2) 确定芯片的数量及类型
(3) 分配地址线
(4) 确定片选信号
CPU 与存储器的连接图——MREQ访问控制信号，低电平表示CPU要访问主存了，这时片选信号才会生效
7.5.2例2
假设同前，要求最小 4K为系统程序区，相邻 8K为用户程序区。
(1) 写出对应的二进制地址码
(2) 确定芯片的数量及类型
(3) 分配地址线
(4) 确定片选信号
(5) 确定片选逻辑
分配地址线：
CPU 与存储器的连接图
8.存储器的校验
8.1编码的最小距离
任意两组合法代码之间 二进制位数 的 最少差异
L - 1 = D + C ( D≥C )
编码的纠错 、检错能力与编码的最小距离有关
L —— 编码的最小距离，L = 3
D —— 检测错误的位数，具有 一位 纠错能力
C —— 纠正错误的位数
汉明码是具有一位纠错能力的编码
8.2汉明码的组成
- 汉明码采用奇偶检验
- 汉明码采用分组校验
- 汉明码的分组是一种非划分方式
如何分组的呢？
第1组 XXXX1
第2组 XXX1X
第3组 XX1XX
第4组 X1XXX……
组成汉明码的三要素：
汉明码的组成需增添 ？位检测位——2k ≥ n + k + 1
检测位的位置 ？2i ( i = 0，1，2 ，3 ，…… )
检测位的取值 ？检测位的取值与该位所在的检测“小组” 中 承担的奇偶校验任务有关(一般都是偶校验)
8.3检测小组
C1 检测的 g1 小组包含第 1，3，5，7，9，11，… 位置的二进制编码为X…XXX1
C2 检测的 g2 小组包含第 2，3，6，7，10，11，… 位置的二进制编码为X…XX1X
C4 检测的 g3 小组包含第 4，5，6，7，12，13，… 位置的二进制编码为X…X1XX
C8 检测的 g4 小组包含第 8，9，10，11，12，13，… 位置的二进制编码为X…1XXX
8.4例题
8.4.1例1
求 0101 按 “偶校验” 配置的汉明码
解：
8.4.2例2
按配偶原则配置 0011 的汉明码
8.4.3例3
已知接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么?
要求传送的信息就是减去c1,c2,c3的4位
8.5汉明码的纠错过程
形成新的检测位 Pi，其位数与增添的检测位有关。如增添 3 位 （k = 3），新的检测位为 P4 P2 P1
练习——写出按偶校验配置的汉明码0101101 的纠错过程
9.提高访存速度的措施
- 采用高速器件
- 采用层次结构 Cache –主存
- 调整主存结构
9.1单体多字系统
缺点：写的时候可能只写了一个字(16bit)，导致48bit没有内容出错。读的时候可能读的第一位是跳转指令，导致其他的读不到出错
9.2多体并行系统
1、高位交叉、顺序编址
通过体号独立并行工作
缺点：由于顺序编址且竖着工作，可能会出现一直是某个在运行，其他看戏
改进：
2、高位交叉、各个体并行工作
3、低位交叉 各个体轮流编址
解决了高位其他人看戏的问题
低位交叉的特点：在不改变存取周期的前提下，增加存储器的带宽
设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足 T ＝ 4τ。
9.3高性能存储芯片
(1) SDRAM (同步 DRAM)——在系统时钟的控制下进行读出和写入，CPU 无须等待
(2) RDRAM——由 Rambus 开发，主要解决 存储器带宽 问题
(3) 带 Cache 的 DRAM——在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取
10.高速缓冲存储器
避免 CPU “空等” 现象，CPU 和主存（DRAM）的速度差异
10.1Cache的工作原理
10.1.1主存和缓存的编址
10.1.2命中与未命中
缓存共有 C 块
主存共有 M 块 M >> C
命中：主存块 调入 缓存，主存块与缓存块 建立 了对应关系。用 标记记录 与某缓存块建立了对应关系的 主存块号
未命中：主存块 未调入 缓存，主存块与缓存块 未建立 对应关系
10.1.3Cache的命中率
概念：CPU 欲访问的信息在 Cache 中的 比率
命中率 与 Cache 的 容量 与 块长 有关
一般每块可取 4 ~ 8 个字，块长取一个存取周期内从主存调出的信息长度
CRAY_1 16体交叉 块长取 16 个存储字（一个存储字64位）
IBM 370/168 4体交叉 块长取 4 个存储字
10.1.4Cache–主存系统的效率
效率 e 与 命中率 有关
设 Cache 命中率 为 h，访问 Cache 的时间为 tc ，访问 主存 的时间为 tm
10.2Cache的基本结构
10.3Cache的读写操作
读：
写：要保证Cache 和主存的一致性
写直达法（Write – through）
写操作时数据既写入Cache又写入主存
写操作时间就是访问主存的时间，Cache块退出时
不需要对主存执行写操作，更新策略比较容易实现
写回法（Write – back）
写操作时只把数据写入 Cache 而不写入主存，当 Cache 数据被替换出去时才写回主存
写操作时间就是访问 Cache 的时间，
Cache块退出时，被替换的块需写回主存，增加了 Cache 的复杂性
10.4Cache的改进
1、增加 Cache 的级数：片载（片内）Cache 片外 Cache
2、统一缓存和分立缓存：指令 Cache 数据 Cache
与指令执行的控制方式有关 是否流水
Pentium 8K 指令 Cache 8K 数据 Cache
PowerPC620 32K 指令 Cache 32K 数据 Cache
10.5Cache-主存的地址映射
10.5.1直接映射
缺点：容易被覆盖
10.5.2全相联映射
主存 中的 任一块 可以映射到 缓存 中的 任一块
缺点：太极端了，每次都要复杂的比较，速度变慢
10.5.3组相联映射
某一主存块 j 按模 Q 映射到 缓存 的第 i 组中的 任一块
我们在实际应用中，可以按需把三者相结合，离cpu近的用直接映射，中等距离的用组相联映射，距离远的用全相联映射
10.6替换算法
- 先进先出 （ FIFO ）算法
- 近期最少使用（ LRU）算法
11.辅助存储器
11.1概述
- 特点——不直接与 CPU 交换信息
- 最常用的——磁表面存储器
11.2分类
- 硬磁盘存储器
- 软磁盘存储器
- 光盘存储器——利用激光写入和读出
结语
机组真JB难，知识点还分散到各个学科，需要串通，反正我死了。
